▪ Tile Interface 200pins connector 에는 제어를 위하여 180핀의 I/O가 있으며, 나머지는 Clock Source와 PLL
이 각각 2개가 됩니다.
▪ 1개의 Clock Source는 Dual Coretex-A9에 33MHz Clock을 공급하고, 나머지 Clock Source는 FPGA에 Clock (10~200MHz)을 공급합니다. FPGA에 공급하는 Clock은 Base board가 FPGA 모듈일 때 유용합니다.
▪ Reset Signal은 CPLD를 통해서 Base board, Dual Coretex-A9, FPGA로 동시에 공급이 됩니다.Base board가 FPGA 모듈일 때 ,Zynq-7000 칩의 FPGA 영역은 Reset Signal을 FPGA 모듈과 주고 받을 수 있도록 하였습니다. Zynq-7000 칩의 FPGA 영역과 FPGA 모듈과 서로 동기화를 맞추는데 유용합니다.
- RPS-Zynq7020을 사용한 설계

▪ RPS-Z7020M의 전원은 Base board 5V 전원을 받아 동작하며, Processor 영역에서 Clock을 받아 내부
PLL Block으로 DDR3, Cortex-A9, AXI Bux Matrix, USER IP가 동작하는데 필요한 Clock을 만들어 냅니다.
Processor 영역은 DDR3, SPI EEPROM, SRAM과 바로 연결되어 있어서, Cortex-A9 프로세서가 빠른 속도로 동작하도록 합니다.
▪ Cortex-A9은 최대 400 MHz로 동작하며 RPS-Z7000M에 있는 Reset Push button에 의해 Reset Signal이
발생되거나, Tile Interface에서 오는 Reset Signal을 받아 Reset을 할 수 있습니다.
▪ RPS-Z7000M에 있는 ARM Debug Port가 있어서 DStream과 같은 Debugging 장치를 사용할 수 있습니다.
▪ FPGA 영역 안에서는 AXI 관련된 Bus Matrix, IP를 Prototyping할 수 있습니다. 예를 들면, TFTLCD 패널을 사용하기 위한 User IP 를 Programmable Logic 영역에 넣을 경우 TFTLCD 관련 RGB신호와 제어 신호가 Tile
Interface로 출력되고, Base board에 있는 TFTLCD 패널을 동작시키게 됩니다.