▪ Tile Interface 200pins connector ¿¡´Â Á¦¾î¸¦ À§ÇÏ¿© 180ÇÉÀÇ I/O°¡ ÀÖÀ¸¸ç, ³ª¸ÓÁö´Â Clock Source¿Í PLL
ÀÌ °¢°¢ 2°³°¡ µË´Ï´Ù.
▪ 1°³ÀÇ Clock Source´Â Dual Coretex-A9¿¡ 33MHz ClockÀ» °ø±ÞÇÏ°í, ³ª¸ÓÁö Clock Source´Â FPGA¿¡ Clock (10~200MHz)À» °ø±ÞÇÕ´Ï´Ù. FPGA¿¡ °ø±ÞÇÏ´Â ClockÀº Base board°¡ FPGA ¸ðµâÀÏ ¶§ À¯¿ëÇÕ´Ï´Ù.
▪ Reset SignalÀº CPLD¸¦ ÅëÇؼ Base board, Dual Coretex-A9, FPGA·Î µ¿½Ã¿¡ °ø±ÞÀÌ µË´Ï´Ù.Base board°¡ FPGA ¸ðµâÀÏ ¶§ ,Zynq-7000 ĨÀÇ FPGA ¿µ¿ªÀº Reset SignalÀ» FPGA ¸ðµâ°ú ÁÖ°í ¹ÞÀ» ¼ö ÀÖµµ·Ï ÇÏ¿´½À´Ï´Ù. Zynq-7000 ĨÀÇ FPGA ¿µ¿ª°ú FPGA ¸ðµâ°ú ¼·Î µ¿±âȸ¦ ¸ÂÃߴµ¥ À¯¿ëÇÕ´Ï´Ù.
- RPS-Zynq7020À» »ç¿ëÇÑ ¼³°è
▪ RPS-Z7020MÀÇ Àü¿øÀº Base board 5V Àü¿øÀ» ¹Þ¾Æ µ¿ÀÛÇϸç, Processor ¿µ¿ª¿¡¼ ClockÀ» ¹Þ¾Æ ³»ºÎ
PLL BlockÀ¸·Î DDR3, Cortex-A9, AXI Bux Matrix, USER IP°¡ µ¿ÀÛÇϴµ¥ ÇÊ¿äÇÑ ClockÀ» ¸¸µé¾î ³À´Ï´Ù.
Processor ¿µ¿ªÀº DDR3, SPI EEPROM, SRAM°ú ¹Ù·Î ¿¬°áµÇ¾î ÀÖ¾î¼, Cortex-A9 ÇÁ·Î¼¼¼°¡ ºü¸¥ ¼Óµµ·Î µ¿ÀÛÇϵµ·Ï ÇÕ´Ï´Ù.
▪ Cortex-A9Àº ÃÖ´ë 400 MHz·Î µ¿ÀÛÇϸç RPS-Z7000M¿¡ ÀÖ´Â Reset Push button¿¡ ÀÇÇØ Reset SignalÀÌ
¹ß»ýµÇ°Å³ª, Tile Interface¿¡¼ ¿À´Â Reset SignalÀ» ¹Þ¾Æ ResetÀ» ÇÒ ¼ö ÀÖ½À´Ï´Ù.
▪ RPS-Z7000M¿¡ ÀÖ´Â ARM Debug Port°¡ ÀÖ¾î¼ DStream°ú °°Àº Debugging ÀåÄ¡¸¦ »ç¿ëÇÒ ¼ö ÀÖ½À´Ï´Ù.
▪ FPGA ¿µ¿ª ¾È¿¡¼´Â AXI °ü·ÃµÈ Bus Matrix, IP¸¦ PrototypingÇÒ ¼ö ÀÖ½À´Ï´Ù. ¿¹¸¦ µé¸é, TFTLCD ÆгÎÀ» »ç¿ëÇϱâ À§ÇÑ User IP ¸¦ Programmable Logic ¿µ¿ª¿¡ ³ÖÀ» °æ¿ì TFTLCD °ü·Ã RGB½ÅÈ£¿Í Á¦¾î ½ÅÈ£°¡ Tile
Interface·Î Ãâ·ÂµÇ°í, Base board¿¡ ÀÖ´Â TFTLCD ÆгÎÀ» µ¿ÀÛ½ÃÅ°°Ô µË´Ï´Ù.